ADC

虽然很多转换器具有三态输出/输入,但这些寄存器仍然在芯片上。它们使数据引脚信号能够耦合到敏感区域,因而隔离缓冲区依然是一种良好的设计方式。

某些情况下,甚至需要在模拟接地层上紧靠转换器输出提供额外的数据缓冲器,以提供更好的隔离。

将数据缓冲器放置在转换器旁不失为好办法,可将数字输出与数据总线噪声隔离开(如图 1 所示)。

数据缓冲器也有助于将转换器数字输出上的负载降至最低,同时提供数字输出与数据总线间的法拉第屏蔽(如图 2 所示)。


ADC 输出与缓冲寄存器输入间的串联电阻(图 1 中标示为“R”)有助于将数字瞬态电流降至最低,这些电流可能影响转换器性能。

电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外,由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器,以减缓快速边沿。

典型 CMOS 栅极与PCB走线和通孔结合在一起,将产生约 10 pF 的负载。如果无隔离电阻,1 V/ns的逻辑输出压摆率将产生10 mA的动态电流:

驱动10 pF 的寄存器输入电容时,500 Ω 串联电阻可将瞬态输出电流降至最低,并产生约 11 ns的上升和下降时间:

由于TTL寄存器具有较高输入电容,可明显增加动态开关电流,因此应避免使用。

缓冲寄存器和其他数字电路应接地并去耦至 PC 板的数字接地层。请注意,模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。

由于数字噪声抗扰度在数百或数千毫伏水平,因此一般不太可能有问题。模拟接地层噪声通常不高,但如果数字接地层上的噪声(相对于模拟接地层)超过数百毫伏,则应采取措施减小数字接地层阻抗,以将数字噪声裕量保持在可接受的水平。

任何情况下,两个接地层之间的电压不得超过 300mV,否则 IC可能受损。

最好提供针对模拟电路和数字电路的独立电源。模拟电源应当用于为转换器供电。

如果转换器具有指定的数字电源引脚(VD),应采用独立模拟电源供电,或者如图 3 所示进行滤波。所有转换器电源引脚应去耦至模拟接地层,所有逻辑电路电源引脚应去耦至数字接地层,如图 3 所示。

如果数字电源相对安静,则可以使用它为模拟电路供电,但要特别小心。

某些情况下,不可能将 VD连接到模拟电源。一些高速IC 可能采用+5 V电源为其模拟电路供电,而采用+3.3 V或更小电源为数字接口供电,以便与外部逻辑接口。

这种情况下,IC 的 +3.3 V引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联,以便将引脚连接到+3.3 V数字逻辑电源。

采样时钟产生电路应与模拟电路同样对待,也接地并深度去耦至模拟接地层。

针对高频工作的接地

一般提倡电源和信号电流最好通过“接地层”返回,而且该层还可为转换器、基准电压源和其它子电路提供参考节点。但是,即便广泛使用接地层也不能保证交流电路具有高质量接地参考。

图 4 所示的简单电路采用两层印刷电路板制造,顶层上有一个交直流电流源,其一端连到过孔 1,另一端通过一条 U 形铜走 线连到过孔2。

两个过孔均穿过电路板并连到接地层。理想情况下,顶端连接器以及过孔 1 和过孔2之间的接地回路中的阻抗为零,电流源上的电压为零。

这个简单原理图很难显示出内在的微妙之处,但了解电流如何在接地层中从过孔1流到过孔2,将有助于我们看清实际问题所在,并找到消除高频布局接地噪声的方法。

图 5 所示的直流电流的流动方式,选取了接地层中从过孔 1 至过孔 2 的电阻最小的路径。虽然会发生一些电流扩散,但基本上不会有电流实质性偏离这条路径。

相反,交流电流则选取阻抗最小的路径,而这要取决于电感。

电感与电流环路的面积成比例,二者之间的关系可以用图 6 所示的右手法则和磁场来说明。环路之内,沿着环路所有部分流动的电流所产生的磁场相互增强。

环路之外,不同部分所产生的磁场相互削弱。因此,磁场原则上被限制在环路以内。环路越大则电感越大,这意味着:对于给定的电流水平,它储存的磁能(Li2)更多,阻抗更高(XL = jωL),因而将在给定频率产生更大电压。

电流将在接地层中选取哪一条路径呢?自然是阻抗最低的路径。考虑 U 形表面引线和接地层所形成的环路,并忽略电阻,则高频交流电流将沿着阻抗最低,即所围面积最小的路径流动。

在图中所示的例子中,面积最小的环路显然是由 U 形顶部走线与其正下方的接地层部分所形成的环路。

图 5 显示了直流电 流路径,图 7 则显示了大多数交流电流在接地层中选取的路径,它所围成的面积最小,位于 U 形顶部走线正下方。

实际应用中,接地层电阻会导致低中频电流流向直接返回路径与顶部导线正下方之间的某处。不过,即使频率低至 1 MHz 或 2 MHz,返回路径也是接近顶部走线的下方。

采样时钟考量

在高性能采样数据系统中,应使用低相位噪声晶体振荡器产生 ADC(或 DAC)采样时钟,因为采样时钟抖动会调制模拟输入/输出信号,并提高噪声和失真底。

采样时钟发生器应与高噪声数字电路隔离开,同时接地并去耦至模拟接地层,与处理运算放大器和 ADC 一样。

采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式近似计算:

其中,f 为模拟输入频率,SNR 为完美无限分辨率 ADC 的 SNR,此时唯一的噪声源来自 rms 采样时钟抖动 tj。

通过简单示例可知,如果 tj = 50 ps (rms),f = 100 kHz,则 SNR = 90 dB,相当于约 15 位的动态范围。

应注意,以上示例中的 tj 实际上是外部时钟抖动和内部 ADC 时钟抖动(称为孔径抖动)的方和根(rss)值。不过,在大多数高性能 ADC 中,内部孔径抖动与采样时钟上的抖动相比可以忽略。

由于信噪比(SNR)降低主要是由于外部时钟抖动导致的,因而必须采取措施,使采样时钟尽量无噪声,仅具有可能最低的相位抖动。

这就要求必须使用晶体振荡器。有多家制造商提供小型晶体振荡器,可产生低抖动(小于 5 ps rms)的 CMOS 兼容输出。

理想情况下,采样时钟晶体振荡器应参考分离接地系统中的模拟接地层。但是,系统限制可能导致这一点无法实现。

许多情况下,采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得,接着必须从数字接地层上的原点传递至模拟接地层上的ADC。

两层之间的接地噪声直接添加到时钟信号,并产生过度抖动。抖动可造成信噪比降低,还会产生干扰谐波。

通过使用小型射频变压器(如图8所示)或高速差分驱动器和接收机,将采样时钟信号作为差分信号传输,可在一定程度上解决这个问题。

如果使用后者,应该选择ECL来最大程度地减小相位抖动。在单个+5 V电源系统中,ECL逻辑可在地面和+5 V(PECL)之间连接,输出端交流耦合到ADC采样时钟输入。

不管是哪种情况,原始主系统时钟必须从低相位噪声晶体振荡器产生。

来源:EDA365电子论坛

围观 10

作者: Miler Shao

来源:茶话MCU 微信号:stmcu832

所有的STM32芯片中都带有逐次逼近型ADC模块,关于它的应用非常广泛和频繁。不过,应用过程中时常也会遇到些问题,这尽力小结下,与大家分享出来算作一些提醒。

1、Vdda没有供电或没有正常供电;STM32系列众多,该参数不可一概而论,细节请参考各个芯片数据手册。



2、采样电阻取值不合适,跟采样时间不匹配,经常表现为输入电阻过大、配置的采样时间偏短。实际设计时可以参考下STM32官方各系列评估板的相关电路。另外可以参考ST官方的应用笔记AN2834。关于ADC 应用其它的应用笔记,可以去WWW.STMCU.COM.CN搜索ADC即可。


3、ADC上电开启到稳定需要一段时间,即Tstab,该参数在数据手册里有介绍。在使用寄存器操作时要特别注意这个时间。另外要注意给ADC外设上电、使能ADC功能、启动ADC转换、实质AD转换是不一样的动作和不同的时间点。


4、输入信号幅度超过ADC参考电压范围导致转换结果的数据错误。

5、芯片供电的波动尤其VREF的波动和外来干扰都会导致ADC转换值的异常。

6、在使用注入触发转换时,触发事件的时间间隔必须大于注入转换序列所需的转换时间。比方有两个注入通道所需转换时间为28 ADCLK,那触发事件的间隔必须大于28个ADCLK,比方29,30 个ADCLK等都可以。

7、大多数STM32的ADC模块在使用前需要校准。校准须在启动AD转换之前完成。原则上给ADC外设上电后校准一次就够,但当参考电压波动较大、温度变化较剧烈时需再次校准。

8、开启ADC的DMA功能,建议在ADC校准之后进行。换句话说校准ADC前不要使能其ADC的DMA功能。尤其涉及到多通道ADC DMA传输时要注意这个次序。

9、如果使用ADC的DMA传输,在启动AD转换时,DMA需配置好且被使能待命。

10、当使用内部SENSOR ADC通道时,注意这些通道从开启到稳定跟开启ADC模块一样都是需要时间的;针对这些特定传感器通道的AD采样时间,手册里往往有相关参数明确告知,请参照使用。比方内部温度传感器通道的采样时间推荐为17us.

11、ADC通道序列的修改应该保证在ADC的停止状态下进行。

12、在多通道ADC DMA传输时,经常出现因为缓冲区数据类型、源数据类型不一致导致的异常状况。这里主要是因为数据宽度不一致所导致的问题。

13、当外部信号被选择为注入转换的触发信号时,只有其上升沿才有效。

上面提到的都只是抛砖引玉的提醒, 设计应用时多留意下,特别是第7、8、9、12四点提醒。STM32的ADC外设在不同系列间也不完全相同,尤其涉及多个ADC模块配合采样转换的时候还是挺复杂的。任何时候都不忘多查看STM32英文参考手册和数据手册。

本文转自:茶话MCU(微信号:stmcu832),作者: Miler Shao,转载此文目的在于传递更多信息,版权归原作者所有。

围观 179

TI将于2019年6月4日至6日在波士顿举行的国际微波研讨会(IMS)上的1272号展位上展示ADC12DJ5200RF。

在更宽的频谱范围内实现更快测量

  • 更宽频宽:在8 GHz频率下,ADC12DJ5200RF可以让工程师实现高达20%的模拟输入带宽,并且能够直接将非常高的频率数字化,而无需额外的功耗、成本和下变频尺寸。 
  • 更快的12ADC在双通道模式下,ADC12DJ5200RF采样速率为5.2 gigasamples / s(GSPS),并以12位分辨率捕获高达2.6 GHz的瞬时带宽(IBW)。在单通道模式下,新的超高速ADC采样速率为10.4 GSPS,可捕获高达5.2 GHz的IBW。 
  • 高效接口:作为第一款支持JESD204C标准接口的独立GSPS ADC,ADC12DJ5200RF有助于最大限度地减少向现场可编程门阵列(FPGA)输出数据所需的串行器/解串器通道数量,从而让设计人员能够实现更高的数据速率。 

在电源和温度变化范围内具有高性能和稳定性的设计

  • 高信号检测灵敏度:ADC12DJ5200RF在电源变化范围内具有最高的动态性能,即使在最低规格下也是如此,通过提供超高灵敏度的接收器,可以检测到是最小和最弱的信号,从而提高信号智能。此外,该器件还包括内部高频振动,可提高无杂波干扰性能。 
  • 高测量精度:TI的新型超高速ADC极大地降低了系统误差,偏移误差低至±300 µV,以及零点温度漂移。 
  • 更低的CER:设计测试和测量设备的工程师可以充分利用ADC12DJ5200RF的极低误码率(CER)实现高测量可重复性。

将解决方案尺寸减小30%,功耗降低20%

  • 更小的占用面积:ADC12DJ5200RF的尺寸为10 mm×10 mm,比离散的解决方案小30%,可帮助工程师节省电路板空间。这种新型超高速ADC还能够减少通道数量,有助于采用更小的印刷电路板设计。 
  • 降低功耗:ADC12DJ5200RF 4-W的低能耗可以帮助工程师最大限度地降低散热并简化设计中的整体热管理,在同类产品中表现突出。

加快设计的工具和支持

  • 使用 和 评估模块测试新的超高速ADC,现在即可从TI商店和授权经销商处获取。 
  • 阅读“”,工程师可以使用ADC12DJ5200RF快速启动设计。

了解更多信息

  • 下载。
  • 请阅读此技术文章,。
  • 在中查找专家解答。
  • 查看所有TI。

关于德州仪器(TI)

德州仪器(TI)是一家全球性半导体设计制造公司,始终致力于模拟集成电路(IC)及嵌入式处理器开发。TI拥有全球顶尖人才,锐意创新,塑造技术行业未来。今天,TI正携手超过10万家客户打造更美好未来。更多详情,敬请查阅 。

围观 298